Aldec, Inc., junto con SynthWorks Design Inc., ha anunciado hoy la disponibilidad de Open Source - VHDL Verification Methodology (OS-VVM TM), resaltando así el compromiso de la asociación por seguir apoyando a la comunidad de diseño VHDL.
OS-VVM ofrece metodologías de prueba de comprobación avanzada, incluida la aleatorización restrictiva y centrada en la cobertura, así como cobertura funcional. Asimismo, ofrece características avanzadas para los ingenieros que diseñan aplicaciones ASICS y FPGA utilizando VHDL.
"El comunicado en el idioma original, es la versión oficial y autorizada del mismo. La traducción es solamente un medio de ayuda y deberá ser comparada con el texto en idioma original, que es la única versión del texto que tendrá validez legal".
- Business Wire
